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Le 07 juin 2012 par Jean-François Preveraud
Les circuits intégrés 3D exigent un co-développement, une analyse et une vérification des puces et des substrats de silicium hétérogènes. Issues de multiples disciplines et domaines de production, les équipes de TSMC et Cadence ont travaillé ensemble pour créer et intégrer les caractéristiques permettant la prise en charge de ce nouveau type de conception, avec comme point culminant la sortie de la puce de test du premier Chip-on-Wafer-on-Substrate (CoWoS) hétérogène de TSMC.
La technologie de circuits intégrés 3D de Cadence permet le co-développement de puces multiples entre des environnements numériques, custom et de packaging incorporant des TSV (through-silicon vias) tant sur les puces que sur les substrats de silicium, et prend en charge l'alignement des micro-bump, le placement, le routage et la conception en vue des tests. Elle inclut les IP de conception de circuits intégrés 3D essentielles, comme le contrôleur ES étendu et la couche physique PHY pour la prise en charge de mémoires ES étendues. Des modules de test ont été créés à l'aide du flot Cadence Encounter RTL-to-GDSII, du flot Virtuoso custom/analogique, et des solutions Allegro.
La technologie de circuits intégrés 3D Cadence permet de concevoir des dispositifs qui seront incorporés dans le procédé CoWoS récemment présenté par TSMC. Cette technologie intégrée associe plusieurs puces dans un seul dispositif afin de réduire la consommation et l'encombrement, tout en améliorant les performances du système.
Jean-François Prevéraud
Pour en savoir plus : http://www.cadence.com/ & http://www.tsmc.com/
Le 07 juin 2012 par Jean-François Preveraud
Concevoir des puces en 3D pour gagner en performances
DR
DR
L’éditeur et le fondeur travaillent ensemble pour développer une
infrastructure de conception adaptée au procédé CoWoS qui associe
plusieurs puces ensemble.
Cadence Design Systems, spécialiste des outils de
conception pour l’électronique, a profité de la DAC, qui se tient du 05
au 07 juin à San Francisco (USA), pour annoncer sa collaboration avec TSMC pour le développement d'une infrastructure de conception de circuits intégrés 3D.Les circuits intégrés 3D exigent un co-développement, une analyse et une vérification des puces et des substrats de silicium hétérogènes. Issues de multiples disciplines et domaines de production, les équipes de TSMC et Cadence ont travaillé ensemble pour créer et intégrer les caractéristiques permettant la prise en charge de ce nouveau type de conception, avec comme point culminant la sortie de la puce de test du premier Chip-on-Wafer-on-Substrate (CoWoS) hétérogène de TSMC.
La technologie de circuits intégrés 3D de Cadence permet le co-développement de puces multiples entre des environnements numériques, custom et de packaging incorporant des TSV (through-silicon vias) tant sur les puces que sur les substrats de silicium, et prend en charge l'alignement des micro-bump, le placement, le routage et la conception en vue des tests. Elle inclut les IP de conception de circuits intégrés 3D essentielles, comme le contrôleur ES étendu et la couche physique PHY pour la prise en charge de mémoires ES étendues. Des modules de test ont été créés à l'aide du flot Cadence Encounter RTL-to-GDSII, du flot Virtuoso custom/analogique, et des solutions Allegro.
La technologie de circuits intégrés 3D Cadence permet de concevoir des dispositifs qui seront incorporés dans le procédé CoWoS récemment présenté par TSMC. Cette technologie intégrée associe plusieurs puces dans un seul dispositif afin de réduire la consommation et l'encombrement, tout en améliorant les performances du système.
Jean-François Prevéraud
Pour en savoir plus : http://www.cadence.com/ & http://www.tsmc.com/
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